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东北大学：数字逻辑与数字系统（第3版）（王永军等主编）：第3章组合逻辑电路
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第 3章 组合逻辑电路组合逻辑电路特点及表示方法SSI组合电路的分析与设计常用组合逻辑电路MSI组合电路的设计组合逻辑电路的竞争与冒险3.1组合逻辑电路特点及表示方法⒈ 定义⒉电路结构特点⒊表示方法⒋电路框图及一般表达式⒈ 组合逻辑电路定义组合逻辑电路是实现某一逻辑功能而没有记忆特性的数字电路 。其特点是电路任意时刻的稳态输出仅取决于该时刻的输入信号,而与电路原来的状态无关 。⒉ 电路结构特点电路结构特点：组合逻辑电路仅由门电路组成；电路中无记忆元件,输入输出之间无反馈 。⒊ 电路表示方法组合逻辑电路的表示方法有：函数表达式真值表或功能表逻辑图卡诺图工作波形图⒋ 组合电路框图及一般表达式为：F1=f1(x1,x2,… xn)F2=f2(x1,x2,… xn)…Fm=fm(x1,x2,… xn)组合电路x1x2xnF1F2Fm图 3-1组合逻辑电路框图输入逻辑变量输出逻辑函数3.2 SSI组合电路的分析与设计⒈ 分析方法：组合逻辑电路的分析就是根据给定的逻辑电路推导归纳出其逻辑功能。⒉设计方法：设计就是从给定的逻辑要求出发，求出逻辑图。分析步骤⑴ 写输出逻辑表达式,根据给定逻辑电路,由输入 → 输出或由输出 → 输入,逐级推导,写出输出函数的表达式 。⑵ 简化逻辑表达式,根据需要,将表达式化成最简式 。⑶ 列真值表,将各种可能输入信号取值组合代入表达式,求出真值表,得出逻辑关系 。⑷ 确定逻辑功能,根据函数表达式或真值表判断电路的逻辑功能 。设计步骤⒈ 列真值表,首先确定所给实际逻辑问题的因果关系,将引起事件的原因确定为 输入变量,将事件所产生的结果作为 输出函数 。 其次,要进行状态赋值,即用 0,1表示输入信号和输出信号的逻辑状态,得到真值表 。⒉ 由真值表写出逻辑函数表达式：⒊ 对逻辑函数进行化简或变换,化简时可根据变量多少和情况,用公式法和图形法 。⒋ 按最简式画出逻辑图注意⑴ 由于赋值不同,可得到不同的真值表,因而可得到不同的逻辑关系 。 因此应根据状态赋值去理解 0,1的具体含义 。⑵ 列真值表时,不会出现或不允许出现的输入信号状态组合和输入变量取值组合可以不列出,如果列出,则可在相应输出处记上,×,号,以示区别,化简时可作约束项处理 。 东北大学信息学院 11例 3-1试分析图 3-2所示电路的逻辑功能。A1A0F1F3F2F0图3 - 2图1&&&&1010 AAF?011 AAF?012 AAF?013 AAF?解,⑴ 由图 3-2写出逻辑表达式 东北大学信息学院 12⑵ 列出真值表A1 A0 F0 F1 F2 F30 00 11 01 11 0 0 00 1 0 00 0 1 00 0 0 1表 3-1 例 3-1真值表例 3-1010 AAF? 011 AAF?012 AAF? 013 AAF? 东北大学信息学院 13说明有效电平为高电平，且由输出状态便知道输入代码值，此种功能称为译码功能。⑶ 确定逻辑功能：由真值表看出例 3-1A1 A0 F0 F1 F2 F30 00 11 01 11 0 0 00 1 0 00 0 1 00 0 0 1表 3-1 例 3-1真值表A1A0=00时,F0=1，其余为 0A1A0=01时,F1=1，其余为 0A1A0=10时,F2=1，其余为 0A1A0=11时,F3=1，其余为 0 东北大学信息学院 14=A1A0=A1A0=A1A0=A1A0电路的逻辑功能例 3-1A1A0F1F3F2F0图3 - 2图1&&&&1 东北大学信息学院 15若逻辑图为图 3-3所示，则电路为低有效电平译码器。=A1A0=A1A0=A1A0=A1A0例 3-1A1A0F1F3F2F0图3-3-1&&&&1 东北大学信息学院 16例 3-2A0A1FD0D1D2D3图3 - 4图≥ 1&&&&11试分析图 3-4所示电路的逻辑功能解：⑴写出逻辑表达式301201101001DAADAADAADAAF 东北大学信息学院 17 DAADAADAADAAF⑵ 列出真值表A1 A0 F0 00 11 01 1D0D1D2D3例 3-2⑶ 确定逻辑功能由表看出，A1A0=00时,F=D0；A1A0=01时,F=D1；A1A0=10时,F=D2；A1A0=11时,F=D3。电路具有选择数据输入功能。 东北大学信息学院 18试用与非门设计一个三变量表决器 。 A、B,C三者中多数同意,提案通过,否则提案不被通过 。解：方案一：同意用 1表示,不同意用 0表示；通过用 1表示,不通过用 0表示 。则列出真值表如表 3-4所示 。例 3-3 东北大学信息学院 19BCA 00 01 11 101表决逻辑卡诺图方案一0 0 0 00 111 1A B C表 3-4 例 3-3真值表F0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111例 3-3CABCABCABCABF 东北大学信息学院 20例 3-3ABBCCAF图 3-5 方案一逻辑图&&&&CABCABCABCABF 东北大学信息学院 21方案二：同意用 0表示,不同意用 1表示；通过用 1表示,不通过用 0表示 。 则列出真值表如表 3-4’所示 。例 3-3ACCBBAACCBBAFA B C F0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 111101000表 3-4’例 3-3真值表表决逻辑卡诺图方案二BCA 00 01 11 1010 1 1 11 000 0 东北大学信息学院 22例 3-3ABBCCAF图 3-6 方案二逻辑图&&&&ACCBBAACCBBAF某工厂有 A,B,C三个车间,各需电力10KW,由厂变电所的 X,Y两台变压器供电 。 其中 X变压器的功率为 13KVA（ 千伏安 ）,Y变压器的功率为 25KVA。为合理供电,需设计一个送电控制电路 。控制电路的输出接继电器线圈 。 送电时线圈通电 。 不送电时线圈不通电 。 线圈动作电压 12V,线圈电阻 300欧 。例 3-4解,⒈设 A,B,C为输入变量,X,Y为输出逻辑函数。A,B,C工作用 1表示，不工作用 0表示；送电用 1表示，不送电用 0表示。则三个车间的工作情况及变压器是否供电，列于表 3-3中。 (一个车间工作时,X供电，两个车间工作时，由 Y供电，三个车间同时工作时,X,Y同时送电 )。例 3-4⒉ 写逻辑函数表达式ABCCBACBACBAXABCCABCBABCAY例 3-40 01 01 00 11 00 10 11 10000010100 1 1100101110111X YABC表 3-3 例 3-4真值表⒊ 化简,变换CBACBACBABCCBACBCBAABCCBACBACBAX)()()()(CABCABCABCABA B CCABCBABCAY例 3-4⒋ 画逻辑图由线圈动作电压 12V,线圈电阻 300欧算得线圈动作时,流过线圈电流等于40mA,一般的逻辑门不可能带 40mA电流 。 为此,X,Y需经集电极开路非门取反之后驱动线圈,逻辑图如图 3-4示 。例 3-4例 3-4＆ ＆＆＆＆＆1 1=1=112V 12VY XA B C人类有四种基本血型 ―A,B,AB,O型。输血者与受血者的血型必须符合下述原则,O型血可以输给任意血型的人，但 O型血只能接受 O型血；AB型血只能输给 AB型，但 AB型能接受所有血型；A型血能输给 A型和 AB型，但只能接受 A型或 O型血； B型血能输给 B型和 AB型，但只能接受 B型或O型血。试用与非门设计一个检验输血者与受血者血型是否符合上述规定的逻辑电路。如果输血者与受血者的血型符合规定电路输出,1”（提示：电路只需要四个输入端。它们组成一组二进制代码，每组代码代表一对输血 ―受血的血型对）。例 3-5解：用变量 A,B,C,D表示输血者、受血者的血型对作为输入变量，用 F表示血型是否符合作为输出变量。可得真值表如表 3-6所示。血型与二进制数对应关系O 00A 01B 10AB 11例 3-5A B C D F 说明0 00 00 00 00 00 11 01 11111O→ OO→ AO→ BO→ AB0 10 10 10 10 00 11 01 10101A禁送 OA→ AA禁送 BA→ AB1 01 01 01 00 00 11 01 10011B禁送 OB禁送 AB→ BB→ AB1 11 11 11 10 00 11 01 10001AB禁送 OAB禁送 AAB禁送 BAB→ AB表 3-6 真值表ABABOA(01)B(10)AB(11)O(00)例 3-5由真值表画出卡诺图如图 3-8所示。由卡诺图得表达式如下：CBCDDABACBCDDABAF说明ABCD00 01 11 100001图 3-8输血、受血卡诺图1 1 1 10 1 1 0111000001101例 3-5AB C DF&& &&&11CBCDDABACBCDDABAF如何把一个具体问题抽象为一个逻辑问题是逻辑设计中最困难、也是最重要的一步。如果不能把一个具体问题正确地用逻辑语言进行描述，则逻辑设计就无从谈起。说明设计一个判别二个 n位二进制数之和奇偶性的电路，当二数之和为奇数时电路输出为 1，否则输出为 0。设：二数为A=an-1an-2...a1a0 B=bn-1bn-2...b1b0二个 n位二进制数之和奇偶性取决于 a0和b0之和的奇偶性。例01100 00 11 01 1Fa0 b0真值表 F=a0 b0=1Fa0b0真值表如下3.3常用组合逻辑电路常用的组合逻辑电路有编码器、译码器、数据选择器、数据分配器、加法器、比较器、算术逻辑单元等。上节所介绍的分析方法和设计方法都适用于将要介绍的常用组合电路。本节着重介绍其功能表示和应用。3.3编码器编码：是指对一系列二值代码中的每一组代码赋予一固定的含意 。编码器：实现编码的数字电路称作编码器 。本节主要介绍二进制编码器,二 ―十进制编码器和优先编码器⒈ 二进制编码器二进制编码器：用 n位二进制代码对N=2n个一般信号进行编码的电路，称为二进制编码器。三位二进制编码器A2A1A0是三个输出端。编码器的编码是唯一的。即某一时刻，只能对一个输入信号编码。I0,I1,…,I7是八个输入端，输入信号为低有效。对于一般编码器，只能有一个信号电平有效。故对于 I0,I1,… I7 某一时刻，只能有一个是低电平，其余均为高电平。图中没有 I0输入，但 I1～ I7均为 1时表明不对 I1～ I7编码，而只能对 I0编码，此时 A2A1A0为 000。76542 IIIIA?76321 IIIIA?75310 IIIIA?注意：输入变量上面的非号并不代表反变量，而代表的是输入低电平有效。＆ ＆ ＆A2A1A0I0I2I4I6I1I3I5I7三位二进制编码器功能的真值表0I 1I 2I 3I 4I 5I 6I 7I0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0A2 A1 A0输 出输 入三位二进制编码器功能的真值表⒈ 二进制编码器⒉ 二 ―十进制编码器二 ―十进制编码器：将十进制数的十个数字 0―9编成二进制代码的电路,称为二 ―十进制编码器 。CMOS型二 ―十进制编码器 C304表达式,A3= 8+9A2=4+ 5+ 6+ 7A1=2+ 3+ 6+ 7A0=1+ 3+ 5+ 7+9≥ 1≥ 1≥ 1≥ 1≥ 1≥ 1＆＆＆19 8 7 6 5 4 3 2 120212223A0A1A2A3逻辑图及表达式十进制数 0是隐含输入的。因为当 1～ 9各输入均无有效信号即无高电平输入时，编码器输出 A3A2A1A0为0000，恰好是 0的编码，故省去了 0输入线。1～ 9中任意时刻只允许有一个输入为高电平信号，否则将在输出端发生混乱，出现错误，为克服这一局限性，采用优先编码器。真值表000100100 0 1 1010001010 1 1 00 1 1 1100010010 0 0 0 0 0 0 0 10 0 0 0 0 0 0 1 00 0 0 0 0 0 1 0 00 0 0 0 0 1 0 0 00 0 0 0 1 0 0 0 00 0 0 1 0 0 0 0 00 0 1 0 0 0 0 0 00 1 0 0 0 0 0 0 01 0 0 0 0 0 0 0 0123456789A3 A2 A1 A09 8 7 6 5 4 3 2 1输 出输 入十进制数⒊ 优先编码器优先编码器允许同时在几个输入端加入有效输入信号，但电路只对其中优先级别最高的输入信号进行编码，而不理睬级别低的信号。优先编码器逻辑图真值表表达式多片级联举例70 II?为编码输入端7的优先权最高0I的优先权最低012 AAA,、为编码输出端 (反码输出 )图 3 - 1 2 7 4 1 4 8SEAoA1A2＆ ＆ ≥ 1 ≥ 1 ≥ 1＆ ＆ ＆11 1 11 11111 11I0I1I2I3I4I5I6I7Is逻 辑 图SI为控制端 (选通控制端 )S 为选通输出端 E 为扩展端ES,是为扩展编码功能而设置的图 3 - 1 2 7 4 1 4 8SEAoA1A2＆ ＆ ≥ 1 ≥ 1 ≥ 1＆ ＆ ＆11 1 11 11111 11I0I1I2I3I4I5I6I7Is逻 辑 图s76542 )( IIIIIA s )( IIIIIIIIIA s )( IIIIIIIIIII s IIIIIIIIIS?sss)( IIIIIIIIIIIIIIIIIIIE图 3 - 1 2 7 4 1 4 8SEAoA1A2＆ ＆ ≥ 1 ≥ 1 ≥ 1＆ ＆ ＆11 1 11 11111 11I0I1I2I3I4I5I6I7Is逻 辑 图101111111111000000001 1 11 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1× × × × × × × ×1 1 1 1 1 1 1 1× × × × × × × 0× × × × × × 0 1× × × × × 0 1 1× × × × 0 1 1 1× × × 0 1 1 1 1× × 0 1 1 1 1 1× 0 1 1 1 1 1 10 1 1 1 1 1 1 11000000000SE A2 A1 A0I0 I1 I2 I3 I4 I5 I6 I7IS输 出输 入表 3-9 74148的真值表⒊ 优先编码器7 4 1 4 8E A2A1A0SISI7I6I5I4I3I2I1I074148的引脚图及符号如图所示：⒊ 优先编码器1234576GNDVCC8161514131210119SEA2A1A 0I3I2I1I0I4I5I6I7Is74148例 3-6解：8线 ―3线优先编码器 74148和与非门构成的电路如图所示。试说明该电路的逻辑功能。II741487I2I1 I5 I6I4I3I8I9&&11F0F3 F1F2A0A1A2I0SSIIIIIF 98983,F2 =F1 = F0 =01?SI0?SI,8-3线优先编码器74148和与非门构成了 10线 -4线编码器例 3-6 真值表0 0 0 01 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 01 1 1 1 1 1 1 1 1 1× × × × × × × × × 0× × × × × × × × 0 1× × × × × × × 0 1 1× × × × × × 0 1 1 1× × × × × 0 1 1 1 1× × × × 0 1 1 1 1 1× × × 0 1 1 1 1 1 1× × 0 1 1 1 1 1 1 1× 0 1 1 1 1 1 1 1 10 1 1 1 1 1 1 1 1 1F2 F2 F1 F0I2 I 3 I4 I5 I6 I7 I8 I9I1输 出输 入I0例 3-7解,74148的输出编码为反码形式,而题目要求输出为原码形式 。 根据题目要求需要两片 74148,设片 ⑴ 为低位片,片 ⑵ 为高位片 。按着高位优先的原则应首先允许高位片 ⑵ 进行编码,试用两片 74148接成 16线 -4线优先编码器，输出编码为原码形式。SLH IS?0SH?I01111111111111111100000000000000000 0 0 01 1 1 11 1 1 01 1 0 11 1 0 01 0 1 11 0 1 01 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 01 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1× × × × × × × × × × × × × × × 0× × × × × × × × × × × × × × 0 1× × × × × × × × × × × × × 0 1 1× × × × × × × × × × × × 0 1 1 1× × × × × × × × × × × 0 1 1 1 1× × × × × × × × × × 0 1 1 1 1 1× × × × × × × × × 0 1 1 1 1 1 1× × × × × × × × 0 1 1 1 1 1 1 1× × × × × × × 0 1 1 1 1 1 1 1 1× × × × × × 0 1 1 1 1 1 1 1 1 1× × × × × 0 1 1 1 1 1 1 1 1 1 1× × × × 0 1 1 1 1 1 1 1 1 1 1 1× × × 0 1 1 1 1 1 1 1 1 1 1 1 1× × 0 1 1 1 1 1 1 1 1 1 1 1 1 1× 0 1 1 1 1 1 1 1 1 1 1 1 1 1 10 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1SEA3A2 A1 A0I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15输 出输 入表 3-10 例 3-7的真值表3H AS?815 II?中有低电平时,A3A2A1A0为 。07 I?中有低电平时,3 2 1 0为 0 0 。正常编码时，片⑴和片⑵总是只有一片工作。不工作的那片的 3个输出端都为高电平，使与非门处于使能状态，为工作的一片编码数据输出创造条件。工作的一片编码器的 3个输出端经与非门倒相后还原为原码。3AS?⑵ 片的1?S0?S⑵ 片工作时，否则,121 SSS021 EEE1,0 ES若有编码输入否则IsI6I5I4I3I2I1I0EA2A1A0S7 4 1 4 8IsI7I6I5I4I3I2I1I0EA2A1A0S7 4 1 4 8IS1 51 41 31 21 11 098I776543210( 2 )( 1 )＆＆＆＆≥1E2E1EA3A2A1A0SS2S1图 3 - 1 3 1 6 线 - 4 线 优 先 编 码 器 逻 辑 图3.4译码器译码是编码的逆过程 。在编码时所使用的每一种二进制代码状态,都赋予了特定的含义,即表示了一个确定的信号或对象 。把代码的特定含义,翻译,出来的过程叫做译码 。实现译码操作的电路称做译码器 。译码器可以将输入代码的状态转换成相应的输出信号,以表示其原意 。 根据需要,输出信号可以是脉冲,也可以是电位 。 译码器种类很多 。3.4译码器⒈ 二进制译码器 74138⒉ 二 -十进制译码器⒊ 半导体数码管和七段字型译码器⒈ 二进制译码器把二进制代码的各种状态，按照其原意翻译成对应输出信号的电路，叫做二进制译码器。二进制译码器中如果输入代码有 n位，就有2n个输出信号，每个输出信号都对应了输入代码的一种状态。这种译码器有时又称做变量译码器，因为它可以译出输入变量的全部状态。逻辑图A2,A1,A0为二进制代码输入端70 FF?输出端，低电平有效321 SSS,、为三个控制端 01321 SSS,译码器工作。否则禁止。0120 AAAF? 0121 AAAF?0122 AAAF? 0123AAAF?0124 AF 0125 AAAF?0126 AA? 017 A?＆＆＆＆＆ ＆＆＆1111 11＆F0F1F2F3F4F5F6F7S1S2S3A0A1A2图 3 - 1 4 7 4 1 3 8 逻 辑 图表 3-11 74138的真值表1 1 1 1 1 1 1 11 1 1 1 1 1 1 10 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0× × ×× × ×0000010100 1 11001011 1 0111代码输入0 ×× 11 01 01 01 01 01 01 01 0使能输入 译码输出F0 F1 F2 F3 F4 F5 F6 F7A2 A1 A0S1 S2+S374138译码器74138的符号图及引脚图如图所示。1234576ABCS2S3GNDS1VccY0Y1Y2Y3Y5Y48161514131210119Y7Y674138A0A1A2F0F1F2F3F4F5F6F7S3S2S17 4 1 3 8例 3-6试用 74138译码器实现 4线 -16线译码器 。解,74138只有三个代码输入端 (或称地址输入端 )。4线 -16线译码器应有四个地址输入端,设为A3A2A1A0。 A2A1A0与单片 74138的 A2A1A0相接,选控制端作为 A3输入端 。 在 A3=0和 A3=1时应使低位片和高位片分别处于使能状态 。 有两种方案 。例 3-6试用 74138译码器实现 4线 -16线译码器 。解：方案一,+5VA0 A1 A2 A3 SA0A1A2F0F1F2F3F4F5F6F7S3S2S17 4 1 3 8A0A1A2F0F1F2F3F4F5F6F7S3S2S17 4 1 3 8方案一：具有使能端S1S2S3A0A1A20 1 2 3 4 5 6 77 4 1 3 8 ( 1 )S1S2S3A0A1A20 1 2 3 4 5 6 77 4 1 3 8 ( 2 )+ 5 VA0A A2A3S0 1 2 3 4 5 6 78 9 1 0 1 1 1 2 1 3 1 4 1 5图 3 - 1 5 方 案 一1方案二：不带控制端S1S2S3A0A1A20 1 2 3 4 5 6 77 4 1 3 8 ( 1 )S1S2S3A0A1A20 1 2 3 4 5 6 77 4 1 3 8 ( 2 )+ 5 VA0A A2A30 1 2 3 4 5 6 78 9 1 0 1 1 1 2 1 3 1 4 1 5图 3 - 1 5 方 案 二1实现逻辑函数举例由于二进制译码器的每一个输出均是输入代码的最小项函数。故可用二进制译码器实现逻辑函数。A B CCBACBACBAA B CCBACBACBACBAF )7,4,2,1(),,(7421FFFFAAAAAAAAAAAAF令 A2=A,A1=B,A0=C，则例用 74138实现逻辑函数 F=∑(1,2,4,7)。F0F1F2F3F4F5F6F7S1S2S3A2A1A074138FA B C5V&二 -十进制译码器有很多种,其输入为一组 BCD码,输出是一组高,低电平信号 。按其输入,输出线数又称做 4线 -10线译码器 。CMOS二 -十进制译码器 CC4028逻辑图表达式级联举例⒉ 二 ―十进制译码器CC4028 的逻辑图 (参见 P64 图 3-18)F9 F8 F7 F6 F5 F4 F3 F2 F1 F0&A3 A2 A1 A0≥1 ≥1 ≥1 ≥1 ≥1 ≥1 ≥1& & & & & & & & &1 1 1 1 1 1 1 1 1 11 11 11 11 1CC4028为两级译码，第一级为下半部分，将输入数据译为七项：第二级译码将下部七项分别组合译码输出为右下十项10 AA?10 AA?10 AA?10 AA?32 AA?32 AA?32 AA?01230 AAAAF 01231 AAAAF 01232 AAAAF AAA
AAA⒉ 二 ―十进制译码器二十进制译码器A0A1A2A3F0F1F2F3F4F5F6F7F8F9图 3-24 CC4028的逻辑符号和外引脚图18765432161591011121314F4VSSF2F0F7F9F5F6VDDF3F1F8A2A1A3A0CC4028表 3-12 CC4028的真值表1 0 0 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 00 0 1 0 0 0 0 0 0 00 0 0 1 0 0 0 0 0 00 0 0 0 1 0 0 0 0 00 0 0 0 0 1 0 0 0 00 0 0 0 0 0 1 0 0 00 0 0 0 0 0 0 1 0 00 0 0 0 0 0 0 0 1 00 0 0 0 0 0 0 0 0 1F0 F1 F2 F3 F4 F5 F6 F7 F8 F9输 出0000000100100 0 1 1010001010 1 1 00 1 1 110001001A3 A2 A1 A0输 入A3A2A1A0只能输入8421码。六个无关项没有参与化简，出现这些无关项时，译码器也不会出现错误。输出全为 0。当将 A3端置 0，输入 A2A1A0的 3位二进制码就可以在输出端转译为八进制码。多片级联用多片 CC4028级联,可构成 N位二进制～ 2N地址译码器 。用两片 CC4028构成的 4位二进制码转译成 16地址码 。当输入为 0000～ 0111时，⑴片的 A3=0,F0～ F7输出 1，⑵片的 A3=1,F0～ F7（ 8～ 15）输出 0；当输入为 1000～ 1111时，⑵片的,～ 输出1，⑴片的 A3=1 F0～ F7（ 0～ 7）输出 。当 A3A2A1A0为 1010～ 1111时,F0～ F9全为 0。当将 3置 0输入 A2A1A0的二进制码就可在输出端转译为八进制码。图 3-25 CC4028 级联图CC4028⑴0 1 2 3 4 5 6 7A0 A1 A2F3 F4 F5 F6 F7 F8 F9A3F0 F1 F2CC4028⑵8 9 10 A0 A1 A2F3 F4 F5 F6 F7 F8 F9A3F0 F1 F2&⒊ 半导体数码管和七段字型译码器数码管即数码显示器 。常用的数码显示器有半导体数码管,荧光数码管,辉光数码管和液晶显示器等 。由于各种工作方式的显示器件对译码器的要求各不相同,故需根据不同的显示器件介绍其显示译码器 。本节只研究驱动七段发光二极管的显示译码器,故首先介绍七段发光二极管的简单显示原理 。⒊ 半导体数码管和七段字型译码器一些特殊半导体材料,如磷砷化镓作成的 PN结,当外加正向电压时,可以将电能转换为光能,从而发出清晰悦目的光线 。 利用这种 PN结,可封装成单个的发光二极管,也可封装成分段式 （ 或点阵式 ） 的显示器件,如用七个作成条形的发光二极管排列成组合字型 。 还常在其右下角组合一个圆形发光二极管用来显示数字中的小数点 。 这种数码管常称为 七段数码管 。按其内部结构可分为共阴极和共阳极数码管如图 3-26示 。半导体数码管aabbccddeeffgg阳 极阴 极( a ) ( b )图3 - 1 9半 导 体 数 码 管( a )共 阳 极 形 式( b )共 阴 极 形 式( c )共 阴 极 结 构( d )共 阳 极 结 构阳 极阴 极图半 导 体 数 码 管阳 极阴 极图半 导 体 数 码 管共 阴 极 结 构 共 阳 极 结 构a b c d e f ga b c d e f gabcdefg( c )( d )abcdefgV C C◇1◇1◇1◇1◇1◇1◇1＆＆ ＆＆＆＆＆1＆111≥ 1 ≥ 1 ≥ 1 ≥ 1≥ 1≥ 1≥ 1＆＆＆＆＆＆＆a bcdefgG2 0G2 1G2 2G2 3G2 4G2 5G2 6G9G1 0G1 1G1 2G1 3G1 4G1 5G5G6G7G8G1G2G3G4G1 9G1 8G1 7G1 6R B IL TB I / R B OA0A1A2A3图 3 - 2 0 二 - 十 进 制 七 段 译 码 器 7 4 4 7 逻 辑 图七段字型译码器0123456789熄灭熄灭8显示数字符号0 0 0 0 0 0 11 0 0 1 1 1 10 0 1 0 0 1 00 0 0 0 1 1 01 0 0 1 1 0 00 1 0 0 1 0 01 1 0 0 0 0 00 0 0 1 1 1 10 0 0 0 0 0 00 0 0 1 1 0 01 1 1 1 1 1 11 1 1 1 1 1 10 0 0 0 0 0 0a b c d e f g输 出1 1 0 0 0 0 11 × 0 0 0 1 11 × 0 0 1 0 11 × 0 0 1 1 11 × 0 1 0 0 11 × 0 1 0 1 11 × 0 1 1 0 11 × 0 1 1 1 11 × 1 0 0 0 11 × 1 0 0 1 1× × × × × × 01 0 0 0 0 0 00 × × × × × 1LT RBI A3 A2 A1 A0BI/RBO输 入表 3-13 74LS47功能表试灯输入 LT× × × × × 0BI灭灯输入 RBO灭零输出11熄灭熄灭RBI灭零输入熄灭当 作为灭零输出端使用时，本位灭零后输出低电平。用于控制相邻位是否应该灭零。图中整数部分的个位和小数部分的十分位没有使用灭零功能，当全部数据为零时则可保留显示 0.0，否则七位将会全部熄灭。RBOBI /R B IR B IR B I R B IR B I R B IR B I R B O R B IR B OR B OR B OR B OR B OR B OR B O小 数 点,1”,1,图 3 - 2 1 八 位 数 字 显 示 系 统 的 灭 零 控 制RBO灭零输出abcdefg3 0 0 ΩR1 4 1 5 9 1 0 1 1 1 2 1 3g f e d c b a3 4 5 1 6A3A2A1A0A3A2A1A06 21 78G N D7 4 4 7L T R B O R B I VC C+ 5 V图 3 - 2 2 共 阳 极 L E D 数 字 显 示 器 与 译 码 器 接 线 图1 26 75 9 4 3 8用输出低电平有效的译码器驱动共阳极数码管和用输出高电平有效的译码器驱动共阴极数码管的接线图。图中 R为限流电阻。A3A2A1A0A3A2A1A0abcdefgL TR B OR B IG N DVC C7448abcdefgR1 k Ω图 3 - 2 3 共 阴 极 L E D 数 字 显 示 器 与 译 码 器 接 线 图+ 5 V13.5 数据分配器和 数据选择器⒈ 数据分配器⒉ 数据选择器⒈ 数据分配器数 据 分 配 器 又 称 多 路 解 调 器,简称DEMUX。其功能是将一路数据根据需要送到被指定的一路输出通道上去 。数据分配器是一个多输出的逻辑电路 。DKW3W2W1W0A B图 3 - 2 4 数 据 分 配 器 示 意 图ABW3W2W1W0＆＆＆＆11D图 3 - 2 5 四 路 数 据 分 配 器开关 K受地址输入 A,B控制，将数据 D分配到选定的通道中去。例如,AB=01时，将 D送到 W1通道。数据分配器的原理示意图DF?0当 A2A1A0=000时DF?1A2A1A0=001时DF?7A2A1A0=111时用三线 -八线译码器 74138可以实现八路DEMUX。例F0 F1 F2 F3 F4 F5 F6 F774138S1 S2 S3 A2 A1 A0A2 A1 A01 D数据输入原码输出(a)反码输出F0F1F2F3F4F5F6F77 4 1 3 8S1S2S3A2A1A0A2A1A0D数 据 输 入反 码 输 出( b )032 SS若令 S1=D，则构成另一种 DEMUX。DF?0DF?1DF?7即当 A2A1A0=000时，A2A1A0=001时，A2A1A0=111时，⒉ 数据选择器数 据选 择器又 叫多 路开关,简称 MUX(Multiplexer)。 数据选择器的逻辑功能是在地址选择信号的控制下,从多路数据中选择一路数据作为输出信号 。数据选择器原理示意图A1A0D0D1D2D3SFA1 A0 D0 D1 D2 D3 E四选一数据选择器逻辑图≥1F&1 11 11mi (i=0,1,2,3)是地址选择信号 A1和 A0的四个最小项 。 每当 A1和A0有一组确定取值时,F有相应的数据输出 。30iii DmDAADAADAADAAF表达式E由逻辑图可列出数据选择器的输出函数表达式(在 = 0时选择器工作 )：A1 A0 D0 D1 D2 D3 E四选一数据选择器逻辑图≥1F&1 11 11双四选一数据选择器 74153的逻辑图1 1 1111≥ 1＆≥ 1＆D'0D'1D'2D'3E'D0D1D2D3A1EA0F1F0表 3-17 74153功能表0 0D0 (D’0)D1 (D’1)D2 ( D’2)D3 ( D’3)× ×D0~D3 (D’0~D’3)D0~D3 (D’0~D’3)D0~D3 (D’0~D’3)D0~D3 (D’0~D’3)10000× ×0 00 11 01 1F1 (F2)Di ( D’i)E (E’)A1 A0数 据使 能地址选择 输 出数 据74153的功能表F1F2A1A07 4 1 5 3D'0D'2D'1D'3E'D3D2D1D0E八选一数据选择器 74151FFD7D6D5D4D3D2D1D0A2A1A0E＆≥ 11111111170iiiDmDAAADAAADAAADAAADAAADAAADAAADAAAF70iiiDmDAAADAAADAAADAAADAAADAAADAAADAAAF八选一数据选择器 74151表 3-16 74151的功能表1D0D1D2D3D4D5D6D70D0D1D2D3D4D5D6D7×01010101×00110011×00001111100000000FFA1A2A3E用 74153双 4选一构成 8选一数据选择器F1F2A1A07 4 1 5 3D'0D'2D'1D'3E'D3D2D1D0E1≥ 1A0A1A2FG1D3D2D1D0D7D6D5D4F1F2A1A07 4 1 5 3D'0D'2D'1D'3E'D3D2D1D0E数据选择器实现逻辑函数由于数据选择器的输出函数形式是与 -或式,所以,可以用数据选择器实现任意函数 。⒈ 输入变量的个数与数据选择器的地址变量个数相等时一般单输出组合逻辑电路都可以用数据选择器来实现 。代数比较法5VABCD2D0 D1 D4 D5 D6 D7D3EFA2A1A0F=∑(m1,m2,m4,m7)例试用八选一数据选择器实现逻辑函数F(A,B,C)=∑(m1,m2,m4,m7)。数据选择器实现逻辑函数⒉ 若实现的函数变量比所用的 MUX地址变量个数多,是否仍可以用代数比较法呢？回答是肯定的 。当 MUX地址变量为 n,函数变量为 n+1时,先从 n+1个函数变量中选取其中的 n个变量与地址变量一一对应,再将函数展开为这 n个变量的最小项之和的形式,这时各最小项的系数可能是常量 0或 1,也可能是剩余变量的原变量或反变量 。A B CCBACBACBAA B CCBACBACBAF DAADAADAADAAFCD0 D1 D2A0A1D3FE∑(m1+m2+m4+m7)BACDDCDD 2130,& 东北大学信息学院 983.6 数值比较电路数值比较电路是用来比较两个二进制数的大小或是否相等的电路 。比较原理一位比较器四位比较器 东北大学信息学院 99比较原理比较两个二进制数的大小要从最高位开始比较直至最低位 。如对于 A=A3A2A1A0 和 B=B3B2B1B0,若A3&B3,以下各位不必比较,就可判断A&B,反之,若 A3&B3,则 A&B；若 A3=B3,则比较 A2和 B2的关系,…… 直至最低位,从而可以确定 A和 B的关系；只有 A和 B各位都相等才有 A=B。 东北大学信息学院 100一位比较器两个一位二进制数 Ai和 Bi的比较有三种结果,Ai&Bi,Ai&Bi,Ai=Bi。 其真值表如表 3-19所示 。表 3-19 一位比较器真值表输 入 输 出Ai Bi (Ai=Bi) (Ai&Bi) (Ai&Bi)01010110110000100001由表可得出一位比较器的三个输出端的逻辑表达式分别为：iiii )( BABAiiii )( BABAiiii )( BABA 东北大学信息学院 101(Ai=Bi)Ai Bi(Ai&Bi) (Ai&Bi)图 3-33一位比较器≥1& && &1 1一位比较器逻辑图iiii )( BABAiiii )( BABAiiii )( BABA 东北大学信息学院 102四位比较器中规模四位数值比较器 CC)的逻辑图和逻辑符号如图 3-34所示。 东北大学信息学院 103四位比较器(a&b)(a=b) (a&b)B0A0B1A1B2A2B3A3(A&B)(A=B)(A&B)(b) 逻辑符号A3A2A1A0B3B1B2B011111111＆＆＆＆＆＆＆＆＆＆＆＆＆＆＆≥ 1≥ 1≥ 1≥ 1≥ 1≥ 1A & BA & BA = Ba&ba&ba=bA3⊙B3A2⊙B2A1⊙B1A0⊙B0A3A2A1A0和B3B2B1B0为比较输入； A&B,A&B,A=B为比较输出；a&b,a&b,a=b为级联输入。 东北大学信息学院 104表 3-20 四位数值比较器真值表①②③比 较 输 入 级 联 输 入 输 出A3 B3 A2 B2 A1 B1 A0 B0 (a&b) (a&b) (a=b) (A&B) (A&B) (A=B)A3&B3A3&B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3× ×× ×A2&B2A2&B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2× ×× ×× ×× ×A1&B1A1&B1A1=B1A1=B1A1=B1A1=B1A1=B1× ×× ×× ×× ×× ×× ×A0&B0A0&B0A0=B0A0=B0A0=B0× × ×× × ×× × ×× × ×× × ×× × ×× × ×× × ×1 0 00 1 00 0 11 0 00 1 01 0 00 1 01 0 00 1 01 0 00 1 01 0 00 1 00 0 1注：①只要两数最高位不等，就可以判断两数大小。其余各位可以为任意值。 东北大学信息学院 105表 3-20 四位数值比较器真值表①②③比 较 输 入 级 联 输 入 输 出A3 B3 A2 B2 A1 B1 A0 B0 (a&b) (a&b) (a=b) (A&B) (A&B) (A=B)A3&B3A3&B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3× ×× ×A2&B2A2&B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2× ×× ×× ×× ×A1&B1A1&B1A1=B1A1=B1A1=B1A1=B1A1=B1× ×× ×× ×× ×× ×× ×A0&B0A0&B0A0=B0A0=B0A0=B0× × ×× × ×× × ×× × ×× × ×× × ×× × ×× × ×1 0 00 1 00 0 11 0 00 1 01 0 00 1 01 0 00 1 01 0 00 1 01 0 00 1 00 0 1② 若高位相等，则需要比较低位。 东北大学信息学院 106表 3-20 四位数值比较器真值表①②③比 较 输 入 级 联 输 入 输 出A3 B3 A2 B2 A1 B1 A0 B0 (a&b) (a&b) (a=b) (A&B) (A&B) (A=B)A3&B3A3&B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3× ×× ×A2&B2A2&B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2× ×× ×× ×× ×A1&B1A1&B1A1=B1A1=B1A1=B1A1=B1A1=B1× ×× ×× ×× ×× ×× ×A0&B0A0&B0A0=B0A0=B0A0=B0× × ×× × ×× × ×× × ×× × ×× × ×× × ×× × ×1 0 00 1 00 0 11 0 00 1 01 0 00 1 01 0 00 1 01 0 00 1 01 0 00 1 00 0 1③ 若 A,B两数各位均相等，输出状态取决于级联输入状态。 东北大学信息学院 107表 3-20 四位数值比较器真值表①②③比 较 输 入 级 联 输 入 输 出A3 B3 A2 B2 A1 B1 A0 B0 (a&b) (a&b) (a=b) (A&B) (A&B) (A=B)A3&B3A3&B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3× ×× ×A2&B2A2&B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2× ×× ×× ×× ×A1&B1A1&B1A1=B1A1=B1A1=B1A1=B1A1=B1× ×× ×× ×× ×× ×× ×A0&B0A0&B0A0=B0A0=B0A0=B0× × ×× × ×× × ×× × ×× × ×× × ×× × ×× × ×1 0 00 1 00 0 11 0 00 1 01 0 00 1 01 0 00 1 01 0 00 1 01 0 00 1 00 0 1Ai=Bi 1ii BA1ii?BAAi&BiAi&Bi1ii?BA 东北大学信息学院 108表 3-20 四位数值比较器真值表①②③比 较 输 入 级 联 输 入 输 出A3 B3 A2 B2 A1 B1 A0 B0 (a&b) (a&b) (a=b) (A&B) (A&B) (A=B)A3&B3A3&B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3× ×× ×A2&B2A2&B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2× ×× ×× ×× ×A1&B1A1&B1A1=B1A1=B1A1=B1A1=B1A1=B1× ×× ×× ×× ×× ×× ×A0&B0A0&B0A0=B0A0=B0A0=B0× × ×× × ×× × ×× × ×× × ×× × ×× × ×× × ×1 0 00 1 00 0 11 0 00 1 01 0 00 1 01 0 00 1 01 0 00 1 01 0 00 1 00 0 1)()(baBABABABABABABABABABABABABABABA 东北大学信息学院 109表 3-20 四位数值比较器真值表①②③比 较 输 入 级 联 输 入 输 出A3 B3 A2 B2 A1 B1 A0 B0 (a&b) (a&b) (a=b) (A&B) (A&B) (A=B)A3&B3A3&B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3× ×× ×A2&B2A2&B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2× ×× ×× ×× ×A1&B1A1&B1A1=B1A1=B1A1=B1A1=B1A1=B1× ×× ×× ×× ×× ×× ×A0&B0A0&B0A0=B0A0=B0A0=B0× × ×× × ×× × ×× × ×× × ×× × ×× × ×× × ×1 0 00 1 00 0 11 0 00 1 01 0 00 1 01 0 00 1 01 0 00 1 01 0 00 1 00 0 1)()(baBABABABABABABABABABABABABABABA 东北大学信息学院 110表 3-20 四位数值比较器真值表①②③比 较 输 入 级 联 输 入 输 出A3 B3 A2 B2 A1 B1 A0 B0 (a&b) (a&b) (a=b) (A&B) (A&B) (A=B)A3&B3A3&B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3× ×× ×A2&B2A2&B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2A2=B2× ×× ×× ×× ×A1&B1A1&B1A1=B1A1=B1A1=B1A1=B1A1=B1× ×× ×× ×× ×× ×× ×A0&B0A0&B0A0=B0A0=B0A0=B0× × ×× × ×× × ×× × ×× × ×× × ×× × ×× × ×1 0 00 1 00 0 11 0 00 1 01 0 00 1 01 0 00 1 01 0 00 1 01 0 00 1 00 0 1)()(
baBABABABABA 东北大学信息学院 111图 3-35 四位数值比较器引脚图CMOS比较器 TTL比较器1 6 1 5 1 4 1 3 1 2 1 1 1 0 9 1 6 1 5 1 4 1 3 1 2 1 1 1 0 91 2 3 4 5 6 7 8 1 2 3 4 5 6 7 8C C 1 4 5 8 5C 6 6 3VD DA3B3A & B A & B B0A0A1B2A2A = B a & ba & b a = b A1Vs s7 4 8 57 4 L S 8 5Vc cA3B2A2A1B1A0B0B3a & ba & b a = b A = BA & B A & B 地四位比较器的外引脚排列图 东北大学信息学院 112八位二进制数比较时,若高四位相等,就得看低四位比较结果 。用两片 74LS85比较八位数时,高四位的输出就是八位数比较结果的输出 。低四位片输出接到高四位片的级联输入,从而高四位相等时,高四位的输出取决于级联输入 ―低四位的比较结果 。四位比较器的级联 东北大学信息学院 113A3A2A1A0B3B2B1B0A&BA&BA=Ba&b a=b a&b74LS85(1)0 1 0两片 74LS85构成的八位数值比较的逻辑图A3A2A1A0B3B2B1B0A&BA&BA=Ba&b a=b a&b74LS85(2)实现逻辑图 东北大学信息学院 114例A B C D F1 F2 F30 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 0 01 0 01 0 01 0 01 0 01 0 00 1 00 0 10 0 10 0 10 0 10 0 10 0 1解：若把 A,B,C,D看成二进制数时,ABCD=0110时,F2=1；ABCD&0110时,F1=1；ABCD&0110时,F3=1；上述分析结果是 ABCD与二进制 0110比较得出的 。1 1 0因此选用四位二进制数值比较器较为方便。令 A3A2A1A0=ABCD，B3B2B1B0= 110，A&B时为 F1,A=B时为 F2，A&B时为 F3。逻辑图如图所示。试选用中规模集成电路实现左表所示电路。 东北大学信息学院 115a&b a&ba=bA3A2A1A0B3B2B1B0A&BA&BA=B74LS85+5VF3F2F1ABCD0110例子的逻辑图 东北大学信息学院 1163.6 算数运算电路⒈ 二进制加法电路⒉二进制减法电路⒊算术逻辑单元 (ALU) 东北大学信息学院 117⒈ 二进制加法电路⑴ 半加和全加的概念⑵半加器（ Half Adder）⑶ 全加器（ Full Adder）⑷加法器①串行加法器②并行加法器串行进位并行加法器超前进位并行加法器⑸ BCD码加法器 东北大学信息学院 118⑴ 半加和全加的概念两个 n位二进制数相加，是从最低有效位开始相加，得到,和数,并传送进位最后得到结果。最低位只有加数和被加数相加，称为半加；其余各位是加数、被加数和相邻低位的进位相加称为全加。 东北大学信息学院 119⑵ 半加器 （ Half Adder）半加器：完成只有加数和被加数相加的电路，称为半加器，如最低位的加法。 东北大学信息学院 120iiiiiii BABABASii1i BACAi Bi Si Ci+10 0 0 00 1 1 01 0 1 01 1 0 1半加器真值表 AiBi SiCi+1(a)&=1Ci+1ΣAiBiSi(b)COCi+1HAAiBiSi(c)半加器的逻辑符号及真值表 东北大学信息学院 121⑶ 全加器（ Full Adder）全加器：能够完成除了加数,被加数相加之外,还要加上相邻低位的进位的电路,称为全加器 。 东北大学信息学院 122Ai Bi Ci0 01 01 00 11 00 10 11 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Si Ci+1全加器真值表iiii CBAS)( iiiii1i BACBAC全加器的真值表和加数被加数 低位来的进位向高位的进位Ai BiCi 0 100011110Ai BiCi 0 10001111000000 000111111 11Si Ci+1 东北大学信息学院 123iiii CBAS)( iiiii1i BACBACSiAiBiCi Ci+1FA全加器惯用逻辑符号SiAiBiCi Ci+1Σ全加器国标逻辑符号CI CO全加器的逻辑符号和逻辑图=1=1Ci+1SiAi Bi Ci全加器逻辑图≥1&& 东北大学信息学院 124⑷ 加法器加法器：实现多位二进制数加法运算的电路。串行加法器：串行加法器采用串行运算方式，从二进制数的最低位开始，逐位相加至最高位，最后得出和数。并行加法器：并行加法器采用并行运算方式，将各位数同时相加，因而提高了运算速度。 东北大学信息学院 125并行加法器按进位数传递方式可分为串行进位和并行进位两种方式并行加法器。串行进位并行加法器的全加器的个数等于相加数的位数 。图 3-38串行进位并行加法器的逻辑图 。C I∑C OB3A3C3C4S3C I∑C OB2A2C2C3S2C I∑C OB1A1C1C2S1C I∑C OB0A0C0= 0C1S0图 3 -3 8 串 行 进 位 并 行 加 法 器 东北大学信息学院 126串行进位并行加法器全加器的个数等于加数的位数 。 优点是电路简单,连接方便；缺点是运算速度不高 。 最高位的运算,必须等到所有低位运算依次结束,送来进位信号之后才能进行 。C I∑C OB3A3C3C4S3C I∑C OB2A2C2C3S2C I∑C OB1A1C1C2S1C I∑C OB0A0C0= 0C1S0图 3 - 3 8 串 行 进 位 并 行 加 法 器 东北大学信息学院 127超前进位并行加法器超前进位并行加法器采用超前进位 （ 并行进位 ） 的方法,能够先判断出各位的进位是 0还是 1,因此四个全加器可同时相加,从而提高了运算速度 。3-39为四位超前进位加法器 74LS283的逻辑图 。 它由四个全加器和超前进位电路组成 。 每位全加器输出本位和 Si,绝对进位 Gi及产生相对进位用的 Pi,Pi=Ai Bi。 东北大学信息学院 128每位全加器输出本位和 Si=1=1=1=1＆＆＆＆＆＆＆＆＆＆＆＆≥ 1≥ 1≥ 1≥ 1≥ 1≥ 1≥ 1≥ 111B3B2B1B0A3A2A1A0C0S0S1S2S3C1C2C3( C4)COP3P2P1P0进位信号)( iiiii1i BACBAC令 AiBi=Gi为绝对进位，PiCi为相对进位则 Ci+1=Gi+PiCi四位进位信号的逻辑表达式,C1=A0B0+(A0 B0)C0=G0+P0C0C2=G1+P1C1=G1+P1(G0+P0C0)=G1+P1G0+P1P0C0C3=G2+P2C2=G2+P2(G1 1G0+P1 0)=G2+P2 1+P2P1G0+ 2 1P0C0C4=G3+P3C3=G3+P3(G2+P2G1+P2P1G0+P2P1P0C0)=G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0C0 东北大学信息学院 129FAFAFAFA≥1≥1≥1≥1C0A0B0C0S0P0G0C1B1A1C2A2B2C3A3B3S1P1G1S2P2G2S3P3G3&2C43C3C2C1图 3-39四位超前进位并行加法器=1=11&&&&&&&&& 东北大学信息学院 130由这些表达式画出的超前进位电路实现了相对进位信号的快速传递 。各位和如下式：S0=A0 B0 C0S1=A1 B1 C1S2=A2 B2 C2S3=A3 B3 C3和数信号与进位信号是同时产生的,不必逐级传送 。 因而,提高了运算速度 。 东北大学信息学院 131A3 A2 A1A0C0B3 B2 B1B0S3 S2 S1 S0C4 74283S1 B116 15 14 13 12 11 10 9VCC B2 S3 COA1 B0 CI GNDA2 S2 A3 B3A0S0A2 S2B2 A3 B3 S3C4C0B0A0A1 S0B1S174283的外引线排列图和逻辑符号74LS283的逻辑符号及外引脚排列图 东北大学信息学院 132例解：按照加法的规则,低四位的进位输出 CO应接高四位的进位输入 CI,而低四位的进位输入应接 0。 逻辑图如图所示 。两片 74283构成八位二进制加法器A3A2 A1A0CIB3B2B1B0S3 S2 S1 S0CO 74283A3A2 A1A0CIB3 B2B1B0S3 S2 S1 S0CO 74283 0试用两片 74LS283构成八位二进制数加法器。 东北大学信息学院 133⑸ BCD码加法器BCD（ Binary Coded Decimal） 码是用二进制代码分别表示十进制数各位的代码组合 。由于每位十进制数最大为 9,所以 BCD码相加时,其值超过 9的位必须通过减 10或加 6加以调整 。因此 BCD码相加时,其和有需要调整和不需要调整两种情况：一种和数为 0-9,不需要调整；另一种和数为 10-18,需要调整00110100+）01111100+） 01101 00100111+） 01011100非 BCD码需要调整 东北大学信息学院 134图为一位 BCD码并行加法器逻辑图。门 G1,G2,G3用来产生加 6的控制信号 。 当门 G1,G2为1时,说明,和,输出端为 10,11、12,13,14,15。当 C'5为 1时,和数为 16,17,18。A4 A1A3 A2S4 S3 S2 S1FAB4C4 FAB1C1FAB3C3FAB2C2G1G2≥1 FA HAC'5G3C5进位输出S'4 S'3 S'2 S'1 进位输入一位 BCD码并行加法器=1由四位串行进位并行加法器和十进制调整电路组成。以上情形都需要向高位加法器传送进位信号 C5，并对和S'3,S'2位加 1，实现加 6调整。要实现多位 BCD码相加，可以用若干个此电路组成多位 BCD码加法器。 东北大学信息学院 135例：试用 74LS283实现 8421码的加法运算。两个一位 8421码相加之和，最小数是00；最大数是 000（ 8421码的 18）。74LS283为四位二进制加法器。用它进行 8421码相加时，若和数小于等于 9时，无需修正（加0000），即 74283输出为 8421码相加之和。当和数大于等于十进制数 10时，需加 6予以修正，加 0110。 东北大学信息学院 136S3S2S1S000 01 11 1000010 0 0 0000 0111010111110C= S3S2+S3S1A3 A2 A1 A0CIB3 B2 B1 B0S3 S2 S1 S0CO 74283（ 2）A3 A2 A1 A0CIB3 B2 B1 B0S3 S2 S1 S0CO 74283（ 1）十位≥1C个位A3 A2 A1 A0 B3 B2 B1 B0&&用 C作为控制端，C=0时不修正，C=1修正加 0110。逻辑图如图所示。修正信号方程为=CO+S3S2+S3S1逻辑图如图所示 东北大学信息学院 137⒉ 二进制减法电路在计算机中，常常用加法器实现减法运算。二进制正、负数表示方法不同，实现减法运算的电路也不同。二进制正、负数的表示方法原码表示法补码表示法 东北大学信息学院 138原码表示法原码表示法又称为符号 -绝对值表示法。在二进制数最高位前增加一位符号位，符号位为 0，表示是正数，符号位为 1表示是负数。其余各位表示数的绝对值。如,A=+10010； B=-10010。[+ 10010]原 =010010；[ - 10010]原 =110010。 东北大学信息学院 139补码表示法一个正数的补码与其原码相同 。如一个二进制正数 A=+10110的原码[A]原 =[+10110]原 =010110，[A]补 =[+10110]补 =010110一个负数的补码为在符号位 1不变的前提下,绝对值取反加 1。取反得反码 。如 110010 原码101101 反码101101 反码+ 1 加 1101110 补码 东北大学信息学院 140也可以用 2n-A的方法求出 -A的补码。[- A]补 =2n - A 其中 n为 A的位数。例如 [-13]10=[- 1101]2，[- 1101]补 =24- - 它的补码为,[- 1101]补 =1,0011如 -10010的补码为25--，再加上符号位，则 -10010的补码为 101110。与上面方法求得的补码相同。补码表示法 东北大学信息学院 141减法电路因为减正数等于加负数；减负数等于加正数。有了正、负数的补码表示法，就可以变减法为补码加法运算。⒈用补码完成减法①用补码表示正、负数,X-Y= X+[-Y]补 的补码加法运算。二进制原码减法运算0101 5- 0010 20011 3二进制补码加法运算补码运算结果仍为补码 。 差值为正时,补码原码相同,为十进制数 3。0101 5+ 1110 -2的补码1 0011 3符号位溢出舍掉 东北大学信息学院 142减法电路补码运算的结果仍为补码。结果为正数，符号位为 0，结果为负数，符号位为 1。再对 1101求补得原码，即 [1101]补 =1011，结果为 -3。将加减运算变换成补码加法运算非常方便。4-) 7- 30 1 0 01 0 0 1+)1 1 0 14的补码-7的补码-3的补码 东北大学信息学院 143补码加法运算的步骤是：① 把减法运算表示成加法运算；②将两数各自求补；③将求补后的两个补码相加，如有溢出则丢掉，对运算结果求补，得到原码。 东北大学信息学院 1442.求反电路求反电路可以用异或门实现，如图 3-40所示。=1F3A3=1F2A2=1F1A1=1F0A0M图 3-40 求反电路M=0时，iii 0 AAFiii 1 AAFM=1时， 东北大学信息学院 1453.原码输出二进制减法电路按照补码运算规则设计的减法电路如图 3-41所示。两个四位二进制数 A和 B（最高位为符号位）做减法运算是变减法为补码的加法运算。 东北大学信息学院 1463.原码输出二进制减法电路7 4 L S 2 8 3 （ 1 # ）B3B2B1B0= 1= 1= 1 = 1= 1= 1 = 1A3A2A1A0B3B2B1B0A3A2A1A0S3S2S1S0C0C0C4C4（ 2 # ）符 号 位1S'3S'2S'1S'0被 减 数 A减 数 BG1G2G3图 3 - 4 1 原 码 输 出 二 进 制 减 法 电 路中规模四位超前进位加法器求反电路四位二进制数A和 B在 A3A2A1A0输入端送入 -5的补码 1011，B3B2B1B0输入端送入 +2的补码 0010。-2的补码由 C0=1控制求反电路对 +2求反，送入 1# 74LS283实现 的运算。得中间结果S3’S2’S1’S0’为 -7的补码，符号位 S3’为 1表示是负数的补码。1 BAS3’也控制门 G1、G2,G3对数值部分S2’S1’S0’(001)求反，求反后送入#74LS283与B3B2B1B0(0000)、C0(1)相加，实现对-7的补码再求补得 -7的原码输出。例如 -5-2=-7用二进制数计算的过程描述如下：对 -7的补码再求补码,1001为1111。用负数减正数，结果为负数。 东北大学信息学院 1473.原码输出二进制减法电路中规模四位超前进位加法器求反电路四位二进制数A和 B在 A3A2A1A0输入端送入 -5的补码 1011，B3B2B1B0输入端送入 +2的补码 0010。-2的补码由 C0=1控制求反电路对 +2求反，送入 1# 74LS283实现 的运算。得中间结果S3’S2’S1’S0’为 -7的补码，符号位 S3’为 1表示是负数的补码。1 BAS3’也控制门 G1、G2,G3对数值部分S2’S1’S0’(001)求反，求反后送入#74LS283与B3B2B1B0(0000)、C0(1)相加，实现对-7的补码再求补得 -7的原码输出。例如 -5-2=-7用二进制数计算的过程描述如下：对 -7的补码再求补码,1001为1111。用负数减正数，结果为负数。7 4 2 8 37 4 2 8 3= 1= 1 = 1= 1= 1= 1 = 1= 1A3A2A1A0B3B2B1B0X3X2X1X0Y3Y2Y1Y0S3S2S1S0S3S2S1S0F3F2F1F0X3Y3X2Y2X1Y1X0Y0C0C0C- 1C- 1S 东北大学信息学院 1483.原码输出二进制减法电路中规模四位超前进位加法器求反电路四位二进制数A和 B在 A3A2A1A0输入端送入 -5的补码 1011，B3B2B1B0输入端送入 +2的补码 0010。-2的补码由 C0=1控制求反电路对 +2求反，送入 1# 74LS283实现 的运算。得中间结果S3’S2’S1’S0’为 -7的补码，符号位 S3’为 1表示是负数的补码。1 BAS3’也控制门 G1、G2,G3对数值部分S2’S1’S0’(001)求反，求反后送入#74LS283与B3B2B1B0(0000)、C0(1)相加，实现对-7的补码再求补得 -7的原码输出。例如 -5-2=-7用二进制数计算的过程描述如下：对 -7的补码再求补码,1001为1111。用负数减正数，结果为负数。1 0 1 10 0 1 01 1 0 11 0 0 11 1 1 01 1 1 17 4 2 8 3 ( 1 )7 4 2 8 3 ( 2 )= 1= 1 = 1= 1=1= 1= 1A3A2A1A0B3B2B1B0A3A2A1A0B3B2B1B0S3S2S1S0S3S2S1S0F3F2F1F0A3B3A2B1A1B2A0B0C0C0C- 1C- 11＇ ＇ ＇ ＇ 东北大学信息学院 149原码输出减法电路的设计原理是：负数用补码表示，将减法变为加法。[A-B] 补 =[A] 补 +[-B]补,变成原码需要对[A-B]补 再求补一次，即 [[A-B]补 ]补 =[A-B]原 。 东北大学信息学院 150⒊ 算术逻辑单元（ ALU）算术逻辑单元 (Arithmetic Logic Unit，简称 ALU)不仅能进行算术运算（如加减运算），而且能进行逻辑运算（与、与非、或、或非、异或、数码比较等）。它是在全加器的基础上，增加控制门和功能选择控制端构成的。算术逻辑单元输入端输入的二进制代码，可以是参加运算的数据，也可以是代表特定含义的信息。由于其功能全面，在计算机和数字装置中得到了广泛的应用。 东北大学信息学院 151ALU的基本组成原理图 3-42为一个功能简单的 ALU的逻辑框图及其中某一位的逻辑图。图 3 - 4 2 简 单 A L U 逻 辑 原 理 图 ( a ) 逻 辑 框 图B0A0B3A3B2A2B1A1C4C3C2C1F3F2F1F0MS1S0C0方式控制端,M=1,算术运算,M=0逻辑运算。操作选择端数据输入端进位输入端进位输出端结果输出端 东北大学信息学院 152ALU的基本组成原理图 3 - 4 2 简 单 A L U 逻 辑 图 ( b ) 一 位 逻 辑 图＆＆＆ ＆= 1= 1= 1≥ 1S1BiS0AiM CiG1G2G3G4G5G6G8G7FiCi + 1 东北大学信息学院 153ALU的基本组成原理当方式控制端 M=0时，进行逻辑运算。对应 S1,S0的四种状态,ALU执行不同的操作。当 M=1时，进行算术运算。由于进位输入端有两个状态，所以 ALU执行的操作也不同。如表 3-22,3-23所示。 表 3-22,3-23 简单 ALU的逻辑功能选 择S1 S0M=0逻辑运算M=1 算术操作Ci=0 Ci=10 00 11 01 1Fi=AiFi=AiFi=Ai BiFi=Ai BiFi=AiFi=AiFi=Ai加 BiFi=Ai加 BiFi=Ai加 1Fi=Ai加 1Fi=Ai加 Bi加 1Fi=Ai加 Bi加 1 东北大学信息学院 154集成算术逻辑单元图 3-43是 74181ALU中规模集成电路逻辑原理图。74181是在四位超前进位加法器基础上发展起来的，具有十六种逻辑运算功能和十六种算术运算功能。具有如下性能特点：①在扩展字长时，可作高速超前进位运算。②算术运算：加、减，左移一位；比较大小； 12个其它算术运算。③逻辑运算：异或；比较；与；与非；或；或非及其它逻辑运算。④芯片上有 75个等效门。 东北大学信息学院 155B3A3B2A2Y3X3Y2X2B1A1Y1X1B0A0Y0X0S3S2S1S0MC-1GC3T3T2T1T0F3F2F1F0FA=BM+C2M+C1M+C0M+C-1图 6-14 74181型 ALU中规模集成电路逻辑原理图P≥1 ≥1≥1≥1≥1=1 =1=1 =1& &&&&& & & && & & & & & & & && && && & & & && & & && & && &&&&& &&& & &&& & 东北大学信息学院 156A3A2A1A0和 B3B2B1B0是两个输入运算代码，F3F2F1F0是输出的运算结果，是进行算术加法运算时的进位输出，是来自低位的进位输入。当两个数完全相同时,FA=B=1。G,P是进位产生函数输出端和进位传送函数输出端，提供扩展位数、片间连接用。M是逻辑 /算术运算控制端,S3S2S1S0为操作选择端。将输入变量和输出变量按正逻辑规定列出74181的运算功能见表 3-24。 东北大学信息学院 157F=A加 1F=(A+B)加 1F=(A+B)加 1F=0F=A加 AB加 1F=(A+B)加 AB加 1F=A减 BF=ABF=A加 AB加 1F=A加 B加 1F=(A+B)加 AB加 1F=ABF=A加 A加 1F=(A+B)加 A加 1F=(A+B)加 A加 1F=AC-1=0(有进位 )C-1=1(无进位 )F=AF=A+BF=A+BF=减 1F=A加 ABF=(A+B加 )ABF=A减 B减 1F=AB减 1F=A加 ABF=A加 BF=(A+B)加 ABF=AB减 1F=A加 A(相当 A乘以 2)F=(A+B)加 AF=(A+B)加 AF=A减 1F=AF=A+BF=ABF=0F=ABF=BF=A BF=ABF=A+BF=A BF=BF=ABF=1F=A+BF=A+BF=A0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1M=0算术运算M=1逻辑运算运 算 功 能S3 S2 S1 S0操 作 选 择表 3-24 74181型四位算术逻辑单元的运算种类 (正逻辑 ) 东北大学信息学院 158若输入、输出按负逻辑规定，则输入为0123,,,AAAA0123,,,BBBB 1?C输出为0123,,,FFFFC3 和P GS3S2S1S0,M,FA=B端是状态标志,符号不变 。1 6 1 7 1 4 1 5 1 3 1 1 1 0 92 1 2 3 2 2 2 1 2 0 1 9 1 87834567 4 1 8 1A0B0A1B1A2B2A3B3C3FA = BG P F3F2F1F0C- 1MS3S2S1S01 6 1 7 1 4 1 5 1 3 1 1 1 0 92 1 2 3 2 2 2 1 2 0 1 9 1 87834567 4 1 8 1A0B0A1B1A2B2A3B3C3FA = BG P F3F2F1F0C- 1MS3S2S1S0 东北大学信息学院 1593.8 奇偶校验电路在数字设备中,数据的传输是大量的,且传输的数据都是由若干位二进制代码 0和 1组合而成的 。由于系统内部或外部干扰等原因就可能使数据信息在传输过程中产生错误,例如在发送端,待发送的数据是 8位,有三位是 1,到了接收端变成了四位是 1,产生了误传 。奇偶校验器就是能自动检验数据信息传送过程中是否出现误传的逻辑电路 。 东北大学信息学院 160⒈ 奇偶校验的基本原理发 送 端 接 收 端信 息 码 传 输 码监 督 码报 警奇 偶发 生 器奇 偶校 验 器校 验 正 确命 令 接 收校 验 出 错报 警333341 1图 3 - 4 4 奇 偶 校 验 原 理 框 图奇偶校验的基本方法就是在待发送的有效数据位之外再增加一位奇偶校验位 (又称监督码 )。利用这一位将待发送的数据代码中含 1的个数补成奇数 (当采用奇校验 )或者补成偶数 (当采用偶校验 )，形成传输码。在接收端通过检查接收到的传输码中 1的个数的奇偶性判断传输过程中是否有误传现象。传输正确则向接收端发出接收命令，否则拒绝接收或发出报警信号。 产生奇偶校验位（监督码）判断传输码中含1的个数奇偶性 东北大学信息学院 161⒈ 奇偶校验的编码表1 0 0 00 0 0 10 0 1 01 0 1 10 1 0 01 1 0 11 1 1 00 1 1 1100101100 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1WOD A B C WODA B C传输码监督码发送码奇校验0 0 0 01 0 0 11 0 1 00 0 1 11 1 0 00 1 0 10 1 1 01 1 1 1011010010 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1WE A B C WEA B C传输码监督码发送码偶校验CBACBACBACABCBABCACBAW)()(ODCBACBACBAA B CCBACBACBAW)()(E 东北大学信息学院 162三位二进制码的奇校验系统联接方式CBAWODCBAWE1ODOD 2 WCBAW发送端接收端= 1= 1= 1= 1= 111数 据 代 码 （ 信 息 码 ）ABCWE 1WO D 1奇 偶 发 生 器奇 偶 校 验 器传 输 码监 督 码 位WE 2WO D 2 东北大学信息学院 163⒉ 中规模集成奇偶发生器 /校验器如图是中规模集成奇偶发生器 74180的逻辑图 。===== 1= 1=＆＆＆＆1≥ 1≥ 1ABCDEFGHG1G2G3G4G5G6G7G8G9G1 0G1 1G1 2G1 3G1 4PPWEWO DSO DSE A,B,C,D,E,F,G,H是八位输入代码 。SOD和 SE是奇偶控制端WOD是奇校验端,WE是偶校验端 东北大学信息学院 164⒉ 中规模集成奇偶发生器 /校验器如图是中规模集成奇偶发生器 74180的引脚排列图。12345671 41 31 21 11 098GHSESO DWEWO DG N DVC CFEDCBA74180 东北大学信息学院 165⒉ 中规模集成奇偶发生器 /校验器如图是中规模集成奇偶发生器 74180的逻辑图。===== 1= 1=＆＆＆＆1≥ 1≥ 1ABCDEFGHG1G2G3G4G5G6G7G8G9G1 0G1 1G1 2G1 3G1 4PPWEWO DSO DSEHGFEDCBAHGFEDCBAPEODEEODODPSSPWSPSPW 东北大学信息学院 166⒉ 中规模集成奇偶发生器 /校验器表 3-27是 74180的功能表 。SOD=1,SE=0，监督码引自 WOD。SOD=0SE=1监督码引自 WE。1 01 00 10 11 10 0SE SOD1 00 10 11 00 01 1偶 数奇 数偶 数奇 数××WE WODA～ H中一的个数输 出输 入 东北大学信息学院 167⒉ 中规模集成奇偶发生器 /校验器图 3-47是一个八位奇校验系统 。SOD=1,SE=0，监督码引自WOD。A-H是偶数,WOD=1,否则WOD=0。如果WOD=1,SOD=1,SE=0,WOD2=1,正确。如果 WOD=0,SOD=0,SE=1,WOD2=1,正确。否则 WOD2=0,错误。奇 偶 发 生 器 奇 偶 校 验 器1ABCDEFGH传 输 码SO D5 VSEWO D 1WEWEWO D 2SESO D1 正 确2 出 错｛ 东北大学信息学院 1683.9 MSI组合电路的分析与设计用中规模集成电路构成的组合逻辑电路的分析用中规模集成电路构成的组合逻辑电路的设计 东北大学信息学院 169例 1 试分析图示逻辑图的功能 。D0 D1 D2A0A1D3FE1A0四选一 MUX解：如图是四选一数据选择器 。由于 A1=0,所以 A1A0只有 00和 01两种取值 。A1A0=00时,F=D0=1； A1A0=01时,F=D1=0。AAF 0 AF?可见 。实现了的功能 。 东北大学信息学院 170例 2 试分析图示逻辑图的功能。D0 D1 D2A0A1D3FE0B0四选一 MUXA10解：四选一数据选择器的逻辑函数表达式为 DAADAADAADAAFABAAAAAAAAAAF010实现了与逻辑功能。 东北大学信息学院 171例 3 试分析图示逻辑图的功能。D0 D1 D2A0A1D3FE1B0四选一 MUXA00CEDAADAADAADAAF )( 当 =1时,F=0；当 =0时,四选一 MUX 具有,选择功能,。 将 A=,B=A1,C=A0代入上式,得：EEECBACBAABCCBCBCBF )0001( 实现了或非功能 。 东北大学信息学院 172例 4 试分析图示逻辑图的功能 。A0F0“1”A2 A1 A0A2A1A2 A1 A0S3S2S1D0D1D2D3D4D5D6D7F1F2F3F4F5F6F7GFE74LS151MUX DEMUX74LS138E数据分配器 东北大学信息学院 173设计步骤⒈ 列真值表⒉ 写逻辑函数表达式⒊ 将逻辑函数表达式变换成与所用中规模集成电路逻辑函数表达式相似的形式⒋ 根据对比结果画出逻辑图 。 东北大学信息学院 174用中规模集成电路 （ MSI） 设计组合电路的基本方法是比较法 。 比较逻辑函数表达式或比较真值表 。 比较时可能出现以下几种情况：⑴ 组合电路的逻辑函数与某种 MSI的逻辑函数一样,选用该种 MSI效果最好 。⑵ 组合电路的逻辑函数表达式是某种 MSI的逻辑函数表达式的一部分,对多出的输入变量和乘积项适当处理 （ 接 1或接 0）,即可得到组合电路的逻辑函数 。 或者用多片 MSI和少量的逻辑门进行扩展得到组合电路的逻辑函数 。说明 东北大学信息学院 175⑶ 多输入,单输出的组合电路的逻辑函数,选用数据选择器较方便,多输入,多输出的组合电路的逻辑函数选用译码器和逻辑门较好 。⑷ 当组合电路的逻辑函数与 MSI的逻辑函数相同之处较少时,不宜选用此几种 MSI芯片 。说明 东北大学信息学院 176例 1 试用 3线 -8线译码器实现一组多输出逻辑函数：CBABCACAZ1 CBABCZ2BCAAZ3 ABCCBCBAZ453641mmmmCBABCACABCBACBABCACAZ1732mmmCBAA B CBCACBABCZ345673mmmmmBCACBACBACABA B CBCAAZ74024mmmmABCCBACBACBAABCCBCBAZ解： 东北大学信息学院 177654365431FFFFmmmmZ7317312FFFmmmZ76543765433FFFFFmmmmmZ742074204FFFFmmmmZF0 F1 F2 F3 F4 F5 F6 F774138S1 S2 S3 A2 A1 A05V A B CZ1 Z2 Z3 Z4& & & & 东北大学信息学院 178试用四选一数据选择器实现 (参见 P87例 3-15)。AF?令 A1=0,A0=A。 A=0时,A1A0=00,F=D0，D0=1，则实现了 ；AF?例 2D0 D1 D2A1A0D3FEA1 0F四选一 MUXAF?解：四选一数据选择器有四个数据输入端，而实现 只需要两个输入端。AF?A=1时,A1A0=01,F=D1,D1=0，则实现了 东北大学信息学院 179例 3用 4选 1数据选择器和 3―8线译码器设计一个电路，主裁判同意情况下，三名副裁判多数同意成绩被承认。 东北大学信息学院 180D3=1D1=DD1=0(F与 CD)无关00000 1 0 00 1 0 10 1 1 00 1 1 1011100010000FD2=DD0=0方案二D3=C+D(F=C+D)1 1 0 01 1 0 11 1 1 01 1 1 1D2=CD(F=CD)1 0 0 01 0 0 11 0 1 01 0 1 1D0=0(F与 CD)无关0 0 0 00 0 0 10 0 1 00 0 1 1方案一A B C DEFFABCCDDD0D1D2D3A0A100≥ 1&方案一EFFA BD0D1D2D3A0A10DD1C1方案二 东北大学信息学院 18100000000000101110 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1FA B C D表 3-29 真值表F0F1F2F3F4F5F6F7&7 4 1 3 8S3S2S1A2A1A0A B C DF 东北大学信息学院 1823.10 组合逻辑电路的竞争 -冒险一个门电路只要有两个输入信号同时向相反方向变化 (即由 01变为 10,或者相反 ),其输出端就可能产生干扰脉冲。 东北大学信息学院 183⒈ 竞争 -冒险及其成因竞争,门电路的两个输入端同时向相反的逻辑电平变化的现象称为竞争。冒险,由于竞争，电路的输出端就可能出现暂短的错误输出，即出现了不应有的窄脉冲或称尖峰脉冲，这种现象称为冒险。冒险的危害 在于它可能使后接的时序电路产生错误操作。因而，有时要设法消除竞争冒险或尽量消除竞争冒险带来的危害。 东北大学信息学院 184＆FABFABt1t2VTVT图 3-52 边沿不陡竞争产生尖脉冲 东北大学信息学院 185＆1AAFAF = A · A1 tpd1 tpdA3.53 竞争冒险产生的正脉冲 东北大学信息学院 186AAF=A+Atpd(b) 波形图 3-54 竞争产生的负尖脉冲≥1G1G2AAF(a) 电路1 东北大学信息学院 187AAF AAF由图 3-53和图 3-54看出只要输出逻辑函数在一定条件下变换成 或 就可能产生竞争 -冒险。由图 3-52可知，两个输入信号从不同电平同时向相反方向跳变，就可能产生竞争 -冒险。竞争 -冒险的判断 东北大学信息学院 188当判定电路中存在竞争冒险可能之后，而负载又是对脉冲敏感的电路，则应该设法消除竞争冒险。方法有：㈠修改逻辑设计㈡引入封锁脉冲㈢引入选通脉冲㈣接入滤波电容竞争 -冒险的消除 东北大学信息学院 189CAABF AAFCAABBCCAABFCAABF例如,在 B=C=1时，,会产生竞争冒险。根据可在 式中加入 BC。111 AAF加入 BC 之后,B=C=1时，消除了竞争冒险。㈠ 修改逻辑设计 东北大学信息学院 190在产生竞争冒险的时间内引入负脉冲，在输入信号发生竞争的时间内，把可能产生干扰脉冲的门封住，使尖脉冲不能输出，从而消除竞争冒险。㈡ 引入封锁脉冲 东北大学信息学院 1913-2,3-4,3-5,3-7,3-9,3-16作业,
课件名称：课件分类：电子与通信课件类型：教学课件文件大小：38.98MB下载次数：12评论次数：6用户评分：6.3
1. 2. 3. 4. 5. 6. 7. 8. 9. 10. 11. 12. 13. 14. 15.}