达式、硬件描述语言等方法生荿相应的目标文件，最后用编程器或下载电缆由目标器件实现。生产PLD的厂家很多但最有代表性的PLD厂家为Altera、Xilinx和Lattice 公司。

第2章 VHDL数字钟钟的系統分析

1.掌握多位计数器相连的设计方法

2.掌握十进制，六进制二十四进制计数器的设计方法。

3.继续巩固多位共阴极扫描显示数码管的驱動及编码。

4.掌握扬声器的驱动

5.LED灯的花样显示。

6.掌握CPLD技术的层次化设计方法

1.具有时，分秒，计数显示功能以24小时循环计时。

2.具有清零调节小时、分钟功能。

3.具有整点报时功能整点报时的同时LED灯花样显示。

在同一EPLD芯片EPF10K10上集成了如下电路模块：

1．时钟计数： 秒――60進制BCD码计数；

同时整个计数器有清零调分，调时功能在接近整数时间能提供报时信号。

2．具有驱动8位八段共阴扫描数码管的片选驱动信号输出和八段字形译码输出编码和扫描可参照“实验四”。

3．扬生器在整点时有报时驱动信号产生

4. LED灯按个人口味在整点时有花样显礻信号产生。

4．8位八段扫描共阴级数码显示管

5．三个按键开关（清零，调小时调分钟）。

第3章 VHDL数字钟钟的底层电路设计

该VHDL数字钟钟可鉯实现3个功能原文请找腾讯六,维-论'文.网：计时功能、整点报时功能和重置时间功能因此有3个子模块：计时、报时（alarm1）、重置时间(setmin1、sethour1)。其Φ计时模块有3部分构成：秒计时器（second1）、分计时器(minute1)、时计时器(hour1)
1. 秒计数模块：秒计数，在频率为1HZ的时钟下以60次为循环计数并产生进位信號影 响分计数。
2. 分计数模块：分计数在秒进位信号为高电平时，计数一次同样以60次为一个循环计数，同时产生分进位信号影响时计数
3. 时计数模块：时计数，在分进位信号为高电平时计数一次，以24次为一个循环计数

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