NVIC与中断控制
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本书从物联网理论与实践两个方面介绍了物联网技术。主要内容包含物联网综述、国内外物联网应用现状与愿景、传感器技术、RFID技术、有线传输与组网技术、无线传输与组网技术、低功耗ARM Cortex-M0微控制器、低功...&&
1．NVIC概述
向量中断控制器，简称NVIC，是Cortex-M0 不可分离的一部分，它与内核的逻辑紧密耦合，有一部分甚至水乳交融在一起。NVIC 与内核相辅相成，共同完成对中断的响应。NVIC 的寄存器/存储器采用映射的方式来访问，除了包含控制寄存器和中断处理的控制逻辑之外，NVIC 还包含了MPU、SysTick 定时器及与调试控制相关的寄存器。本节将讲解NVIC 的中断处理控制逻辑，MPU 与调试控制逻辑将在后续章节中讨论。
NVIC 共支持1~32个外部中断输入（通常外部中断写为IRQs）。具体的数值由芯片厂商在设计芯片时决定。此外，NVIC 还支持一个不可屏蔽中断（NMI）输入。NMI 的实际功能也由芯片制造商决定。在某些情况下，NMI 无法由外部中断源控制。
NVIC 的访问地址是0xE000E100。所有NVIC 的中断控制/状态寄存器都只能在特权级下访问。不过有一个例外&&软件触发中断寄存器可以在用户级下访问以产生软件中断。所有的中断控制/状态寄存器均可按字/半字/字节的方式访问。此外，还有几个中断掩蔽寄存器也与中断控制密切相关，只能通过MRS/MSR 及CPS 来访问。
2．中断配置基础
每个外部中断都在NVIC 的下列寄存器中&挂号&：
（1）使能与除能寄存器。
（2）悬起与解悬寄存器。
（3）优先级寄存器。
（4）活动状态寄存器。
另外，下列寄存器也对中断处理有重大影响：
（1）异常掩蔽寄存器（PRIMASK、FAULTMASK及BASEPRI）。
（2）向量表偏移量寄存器。
（3）软件触发中断寄存器。
（4）优先级分组位段。
3．中断的使能与除能
中断的使能与除能分别使用各自的寄存器来控制&&这与传统的、使用单一比特的两个状态来表达使能与除能是不同的。Cortex-M0中可以有32对使能位/除能位（SETENA位/CLRENA位），每个中断拥有一对。这32个对子分布在8 对32 位寄存器中（最后一对没有用完）。要使能一个中断，需要写1 到对应SETENA位中；欲除能一个中断，需要写1 到对应的CLRENA 位中。如果往它们中写0，则不会有任何效果。写0无效是一个很关键的设计理念：通过这种方式，使能/除能中断时只需把&当事位&写成1，其他的位可以全部为零。再也不用像以前那样，害怕有些位被写入0 而破坏其对应的中断设置（因为现在写0 没有效果了），从而实现每个中断都可以独自设置，而互不干涉&&只需单一的写指令，不再需要&读&改&写&三步曲。
4．中断的悬起与解悬
如果中断发生时正在处理同级或高优先级异常，或者被掩蔽，则中断不能立即得到响应，此时中断被悬起。中断的悬起状态可以通过&中断设置悬起寄存器（SETPEND）&和&中断悬起清除寄存器（CLRPEND）&来读取，还可以通过写它们来手工悬起中断。
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510第6章Cortex-M3异常与NVIC资料
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3秒自动关闭窗口&&&&&& 除CPU内核外，Cortex-M3处理器还包括许多其他组件，嵌套向量中断控制器（NV）、可选的保护单元（MPU）、计时器、调试访问端口（DAP）以及可选的嵌入式跟踪宏单元（ETM）。同时，Cortex-M3具有固定的存储器映射分配。&&&& 嵌套向量中断控制器（NVIC）&&&&&& NVIC 支持多达240个外部中断（具体中断数目可由IC vendor决定），256个不同的优先级别，这些优先级别可动态地重新排列优先顺序。它支持和脉冲中断源。处理状态会在中断进入时由硬件自动保存，并在中断退出时恢复。同时，NVIC对于末尾连锁（tail-chaining）中断有独特的处理方式，将中断减到最小。&&&&&& 在Cortex-M3中使用NVIC意味着Cortex-M3的向量表与之前的ARM内核有着显著的区别。与大多数其他ARM内核不同，Cortex-M3向量表中包含异常处理程序和ISR的地址，而不是指令。复位处理程序的初始堆栈指针和地址必须分别位于0x0和0x4。这些值在随后的复位中被加载到适当的CPU寄存器中。&&&&
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